Почему использование НЕ с подразумеваемым видом - плохая идея в SVA?

В утверждениях SystemVerilog (SVA) почему используется:

not (a |-> b)

плохая идея? Это связано с бессмысленным аспектом успеха (то есть, когда a не соответствует действительности)?


system-verilog system-verilog-assertions
person Philip Chen    schedule 27.08.2016    source источник

Ответы (2)


arrow_upward
0
arrow_downward

да. Из-за пустых проходов, если a неверно, ваша собственность не будет удерживаться.

person Matthew Taylor    schedule 27.08.2016

arrow_upward
0
arrow_downward

Это утверждение будет работать, только если истинно. Если a ложно, то утверждение вернет истину независимо от значения b.

person Akshay    schedule 05.06.2018