Я новичок в SystemVerilog Assertions и знаю, что могу проверить, не меняется ли сигнал между тактами часов, используя Concurrent Assertions:
assert property (@(posedge clk) enable == 0 |=> $stable(data));
Но как мне делать это постоянно, используя немедленные утверждения? Это пример, который я нашел в Интернете, но я не уверен, что мне нужно и как это работает:
assign not_a = !a;
always_comb begin : b1
a1: assert (not_a != a);
a2: assert #0 (not_a!= a); // Should pass once values have settled
end