Вопросы о прерывании APIC

1. Как на bochs, так и на Virtual Box максимальное число записей LVT определяется как 6 (согласно руководству, существует 6 + 1 = 7 записей LVT), а запись LVT_CMCI недоступна (ошибка gp).

Intel документирует семь записей LVT в своем Руководстве для разработчиков программного обеспечения (раздел 10.5.1), но это текущее состояние оборудования.

Регистр счетчика производительности LVT и связанное с ним прерывание были представлены в процессорах P6, а также присутствуют в процессорах Pentium 4 и Intel Xeon.
Регистр температурного монитора LVT и связанное с ним прерывание были представлены в процессорах Pentium 4 и Intel Xeon. .
Регистр LVT CMCI и связанное с ним прерывание появились в процессорах Intel Xeon 5500.

Если вы считаете процессоры P6 и Pentium 4 устаревшими, вы всегда можете предположить, что существует как минимум шесть записей LVT.
Серия Xeon 5000 основана на Nehalem, предке современных поколений процессоров, и датируется 2008 годом. .

При доступе к недействительному регистру LAPIC в режиме x2APIC (т. е. при доступе к MSR) генерируется ошибка #GP, поскольку это происходит при доступе к несуществующим MSR.
При использовании устаревшего интерфейса и нахождении в освобожденной области LAPIC (до смещения 0x3f0) бит 7 будет установлен в Регистр СОЭ LAPIC.

Boch не обрабатывает регистр LVT_CMCI, буквально нет поддержки для этого в исходном коде.
Возможно, этот репозиторий не синхронизирован с текущим исходным кодом, но моя сборка bochs (довольно недавняя) по-прежнему не поддерживает его.
Переключатель против смещения регистра присутствовал еще в 2007 году, до Xeon 5500, поэтому либо автор забыл его обновить, либо решил, что MCE не стоит поддерживать.

Я не проверял VirtualBox, но, учитывая, что MCE и более общий механизм MCA довольно сложны, вероятно, он не поддерживается.

Проще говоря, LVT_CMCI не является обязательным. Проверить его наличие можно с помощью обычного интерфейса MMIO и регистра ESR.

2. Говорят, что разные чипы на материнской плате будут отображать RCBA на разные порты, и мне придется искать это в руководствах. Но был бы способ обнаружить это самим программным обеспечением, иначе как коммерческая ОС подходила для другой платформы.

О IOAPIC сообщает ОС через таблицы ACPI, в частности, раздел 5.2.12 Таблица описания нескольких APIC (MADT) в Спецификация ACPI содержит MMIO APIC IO.
В качестве альтернативы, если имеется, Таблица Intel MP.

Программному обеспечению не нужно знать об оборудовании, чтобы получить доступ к IO APIC. На самом деле вещи RCBA довольно противоречивы на аппаратном уровне.

В текущей системе x86 всегда есть IO APIC в PCH (концентраторе контроллера платформы), а также есть IO APIC в неядре некоторых серверных процессоров с несколькими сокетами (серии E5 и E7, а также Xeon 5500 имеют его - Xeon Scalable может /should, но подробное техническое описание отсутствует).
Наконец, APIC ввода-вывода может предоставляться другими способами, например, в концентраторе PCI (например, Intel PXH).

IO APIC в PCH Series 7, использовавшийся в то время с процессорами Ivy Bridge (около 2012 г.), следует шаблону RCBA:

OIC расположен по смещению 0x31FE в RCBA, а RCBA — по смещению 0xF0 в пространстве конфигурации PCI моста PCI-to-LPC (устройство 1f.0).
Между RCBA и LPC, очевидно, Intel использовала это устройство по внутренним причинам.
Поскольку все это задокументировано, ОС может получить RCBA и адрес OIC; при условии, что он распознает чипсет.
То же самое относится и к серии 8 (Haswell).

Начиная с серии 100 PCH (в сочетании со Skylake) IO APIC в PCH управляется контроллером P2SB (Primary to Sideband), это устройство 1f.1 (действительно до серии C620, последняя на момент написания ).
P2SB можно скрыть от программного обеспечения, записав бит 8 регистра 0xE0 в пространство конфигурации PCI, это приведет к тому, что все чтения конфигурации PCI будут возвращать единицы.
Запись, по крайней мере, в 0xE0, по-прежнему принимается; На самом деле, я «раскрыл» P2SB в своей системе и проверил его конфигурацию.
Регистр 0x64 в его конфигурационном пространстве PCI работает как регистр OIC (хотя он называется IOAC).

На стороне сервера некоторые (большинство?) процессоров Intel имеют APIC ввода-вывода, встроенный в неядро.
Это выглядит как устройство PCI (в отличие от APIC на стороне клиента, также существует класс PCI для IOAPIC).
Он может использовать стандартный механизм PCI BAR (регистр называется MBAR), поэтому его можно отображать в любом месте 4GiB и не только на 0xFECx xxxx.
У него также есть регистр ABAR, работа которого аналогична регистру IOAC.
Этот шаблон кажется верным для всех IO APIC, отображаемых как устройства PCI (например, в концентраторах PXH) .

На сервере PCH также имеет IO APIC, однако требуется дополнительная настройка, чтобы система могла правильно направлять запросы на IO APIC за DMI.

Все эти детали раскрываются для программистов BIOS в большей степени, чем для программистов ОС, надежный способ - использовать таблицу ACPI или таблицу MP (если обе не существуют, система не является SMP и IO APIC не требуется).

3. Поскольку я на виртуальной машине, как я могу определить доступность RCBA?

Это было частично или полностью рассмотрено в ответе на пункт 2 (то есть либо RCBA отсутствует, либо он находится в пространстве конфигурации PCI-to-LPC по адресу 0xf0).
Если вы используете VirtualBox, вы можете выбрать < href="http://www.datasheetcatalog.com/datasheets_pdf/8/2/3/7/82371SB_(PIIX3).shtml" rel="nofollow noreferrer">PIIX3 или набор микросхем ICH9.

Для PIIX3 нет RCBA (слишком старый), а база APIC имеет форму FEC0_xy00h, где xy можно настроить по адресу 0x80 конфигурационного пространства устройства 00.0. APIC является внешним компонентом, и этот параметр определяет, когда следует утверждать конкретные контакты IO APIC.

Для ICH9 RCBA находится в мосту PCI-to-LPC. Таким образом, простой способ прочитать его под Linux — sudo setpci -s 1f.0 F0.D (но проверьте синтаксис).

Обратите внимание, что оба компонента относятся к эпохе до PCH.