Почему время для всех инструкций в последовательном блоке (непараллельном) одинаковое? i.e. module abc; reg [31:0] r; initial begin r = 0; $display($time, " ", r); r = 1;...

Какой формат кода для расширения двоичного файла в регистре с помощью знака и нуля? i.e. reg[0:0] a; //a is 1-bit. reg[31:0] b, c; //b and c are 32-bits. //some code... Расширьте знак a на 32 бита, добавьте его к b и...

module alu(input [7:0] A,B, input [3:0] selector, output [7:0] ALU_output, output ALU_output_carry ); reg [7:0] ALU_result; wire [8:0] tmp; assign ALU_result=ALU_output; assign tmp={1'b0,A}+{1'b0,B}; assign...

Недавно я запустил System Verilog и немного ошеломлен синтаксической ошибкой. Учитывая следующий модуль: test.sv : module test( input logic clk, output logic out ); always_ff @(posedge clk) begin out = 1'b1; end endmodule При...

Вот пример рассматриваемого поведенческого кода Verilog module constant; reg [7:0] foo; initial begin foo = 1'bz; $display("%H", foo); end endmodule Икар Верилог дал мне $ iverilog -o constant constant.v $...

Мне было интересно, есть ли способ передать одну строку двумерного массива значений в качестве входных данных для модуля в Verilog. Скажем, мой массив определяется следующим образом: reg[15:0] arr[0:9][0:63]; ... ... mod1 m(...,...

Вот проблемный код: function automatic [31:0] W; input [6:0] param; W = (param<16) ? 32'b0 : W(param-7); endfunction По сути, iverilog (Icarus Verilog) просто выдает ошибку Segmentation fault: 11 vvp svsim . Я попробовал немного...

Я знакомлюсь с Verilog, выполняя небольшие упражнения, и прямо сейчас пытаюсь реализовать сдвиговый регистр с линейной обратной связью. Я пытаюсь смоделировать цепочку триггеров внутри блока always с помощью цикла for, но iverilog продолжает...

Это блок-модуль... module register_unit(data_out,data_in,load,clk,rst); parameter word_size=8; output [word_size-1:0] data_out; input [word_size-1:0] data_in; input load,clk,rst; reg data_out; always@(posedge clk or negedge rst) if(rst==0)...

Я использую iverilog на Mac, и у меня проблемы с компиляцией некоторых кодов, содержащих блоки always_ff и always_comb . ModelSim компилирует эти коды без каких-либо проблем. Можно ли настроить iverilog для поддержки блоков always_ff и...

Рассмотрим пример ниже: module test; reg a; initial begin a = 1'b0; a <= 1'b1; $display(a); end endmodule В приведенном выше примере отображается 0. Моя причина в том, что неблокирующее назначение будет назначено на шаге 3...

Я пытаюсь выполнить вычитание, когда ALX равен 1, а ALY равен 0, используя сумматор с мгновенным переносом, но он не работает должным образом. Он отлично работает для дополнения. если ALX равно 0 и ALY также равно 0, он будет загружать ввод...

Я пишу код, который помещает значение «d» в «z» всякий раз, когда «clk» изменяется на «1». Например, clk=0 d= 15, z= x clk=1 d= 20, z= 20 clk=0 d= 25, z= 20 clk=1 d= 30, z= 30 он...

Я борюсь здесь с заданием для моего класса цифровой логики. Я искал в Интернете ресурсы, но не так много полезного. Кажется, что у каждого свой подход, отличный от того, что мы делаем в классе. Учебника тоже нет, только еженедельные раздаточные...

Я пытаюсь взять ввод с плавающей запятой и разделить его на значения знака, мантиссы и экспоненты. В строках 7 и 8 мой компилятор (я использую Icarus Verilog) выдает ошибку: Неверный экземпляр модуля хотя я не создал здесь ни одного модуля....