Я использую Vivado Logic Analyzer несколько месяцев. и поверьте мне, потребовалось так много времени, чтобы правильно увидеть отладочные сигналы на форме волны. Я обычно помечаю отладочные сигналы в дизайне блока, а затем синтезирую и генерирую битовый поток. Но иногда я могу видеть свои часы при отладке «FCLK» или иногда «ProcessingSystemFCLK», используя (Setup_debug на синтезированных схемах). Затем также иногда я могу видеть правильные переходы формы волны на ILA, а иногда я могу видеть там только одно прямое значение; Нет Иногда я получаю ошибку LUTRAM, а иногда битовый поток сгенерирован успешно.
Будем признательны, если мне удастся указать правильную последовательность отладки сигналов и указать, нужно ли сначала программировать устройство с помощью Vivado или SDK. И также любезно проясните вышеупомянутые пункты.
Спасибо
С Уважением