Публикации по теме 'xilinx'


Хроники MicroZed: MicroBlaze, PetaLinux и Интернет вещей
Несколько недель назад мы рассмотрели, как можно создать и запустить PetaLinux на MicroBlaze ( P1 + P2 ). Одним из ключевых преимуществ использования встроенной ОС, то есть PetaLinux, является то, что она значительно упрощает работу в сети, и мы можем подключаться к средам IoT, таким как IBM BlueMix , Adafruit.io , и сервисам AWS, таким как Lambda . Прежде чем мы сможем работать с этими службами, нам сначала нужно убедиться, что наша сборка MicroBlaze PetaLinux правильно..

Вопросы по теме 'xilinx'

Широкие индексы массива для массива
У меня следующая проблема при доступе к массивам в VHDL: Скажем, у меня есть массив, который не имеет размера 2 ^ n, например размера 6. Тогда, если я хочу получить доступ к этому массиву, используя индекс шириной 3 бита (= ceil (log2 (6))), это...
188 просмотров
arrays indexing xilinx vhdl synthesis
schedule 17.09.2021
Предоставление входных данных в FPGA через USB
Я работаю над платформой Xilinx Spartan 3E, используя эту плату для разработки: http://www.xilinx.com/products/boards-and-kits/HW-SPAR3E-SK-US-G.htm Моя программа работает с определенными данными, а затем выдает результат. Я хочу передать...
7204 просмотров
xilinx fpga usb spartan
schedule 10.10.2021
Кросс-компиляция Microblaze
Кто-нибудь знает, как использовать gcc для компиляции программы с нуля для процессора microblaze xilinx? Это очень легко сделать с помощью xilinx sdk, но теперь я пытаюсь интегрировать сборку microblaze в более крупный рабочий процесс сборки....
2633 просмотров
gcc cross-compiling xilinx bare-metal microblaze
schedule 25.11.2021
Преобразуйте целочисленное значение в шестнадцатеричное значение
У меня есть эта функция в xilinx для вывода на семь сегментов. int result; XIo_Out32(XPAR_SSG_DECODER_0_BASEADDR, result); Функция получает результат типа int и помещает вывод в сегмент семи как шестнадцатеричное значение. В общем, если...
1370 просмотров
c hex decimal xilinx fpga
schedule 17.09.2021
Фаза глобального размещения 8.8 работает бессрочно, Xilinx
И снова моя битва с инструментами Xilinx продолжается. Я выполняю реализацию проекта на Zynq7020 в PlanAhead-14.7. В конструкции используется примерно 15-20% использования устройства на PL, процесс реализации, кажется, застревает на глобальном...
2033 просмотров
xilinx fpga hardware vhdl
schedule 19.11.2021
Синтез VHDL: подключен к следующим нескольким драйверам
Я написал этот код для станции бронирования: Library ieee; use ieee.std_logic_1164.all; entity RS_unit is port(clk: in std_logic; reset: in std_logic; wr_enable1: in std_logic; instr1: in std_logic_vector(15 downto 0);...
2954 просмотров
xilinx vhdl synthesis
schedule 25.09.2021
предупреждения при запуске кода в xilinx
В следующем коде: Сначала я загружаю ПЗУ с данными и весом по заданному адресу. В те же часы я делаю умножение данных и веса. Наконец, я увеличил количество битов с 16 до 23 бит. Код компилируется без ошибок, но есть предупреждения. Я не могу...
584 просмотров
xilinx verilog synthesis
schedule 19.11.2021
Сигнал неполный, сигнал не управляет контактами нагрузки в конструкции
Я новичок в VHDL, и я пытался написать что-то, что может увеличивать значения, отображаемые на семисегментном дисплее, одним нажатием кнопки (кнопка для каждого дисплея). Он синтезирует и генерирует, но с предупреждениями, и в конце, когда я нажимаю...
2156 просмотров
xilinx fpga vhdl
schedule 04.09.2021
Может ли Vivado обрабатывать определенные пользователем физические типы?
Я написал несколько кроссплатформенных библиотек VHDL для Xilinx XST, iSim, Altera Quartus II, Mentor Graphics QuestaSim и GHDL. Теперь я хотел перенести свой проект ISE 14.7, который использует эти библиотеки, на Vivado 2014.4, но одна библиотека,...
1497 просмотров
xilinx vivado fpga vhdl synthesis
schedule 10.11.2021
Как импортировать большой проект в xilinx SDK и сгенерировать .elf?
Я новичок в зедборде. У меня есть большой проект, в котором есть несколько иерархических make-файлов. Я хочу импортировать проект в xilinx SDK, собрать его, сгенерировать файл elf и загрузить его в Zedboard zynq 7000 xc7z020clg484. Или загрузите...
1111 просмотров
sdk embedded xilinx zynq
schedule 01.11.2021
Процедура осциллограммы логического анализатора Vivado
Я использую Vivado Logic Analyzer несколько месяцев. и поверьте мне, потребовалось так много времени, чтобы правильно увидеть отладочные сигналы на форме волны. Я обычно помечаю отладочные сигналы в дизайне блока, а затем синтезирую и генерирую...
1282 просмотров
sdk xilinx vivado
schedule 13.09.2021
Есть ли способ показать переменные в ISim?
Я пытаюсь отслеживать состояние этой переменной: shared variable Div16 : integer := 0; Но я получаю эту ошибку в ISim: ISim пока не поддерживает трассировку переменных VHDL. Можете ли вы преобразовать переменную в сигнал в файле...
1417 просмотров
xilinx vhdl xilinx-ise
schedule 28.10.2021
Verilog: альтернативный способ индексирования сигнала на LHS
Я использую Xilinx, который использует XST для синтеза моего дизайна. У меня проблемы, когда я пишу что-то вроде someReg[offest*index+:constant] <= someOtherReg; . Приведена ошибка: «Индекс переменной не поддерживается в сигнале». После поиска...
316 просмотров
indexing xilinx verilog hdl xilinx-ise
schedule 17.10.2021
Как преобразовать тип произвольной точности HLS в составной тип
Я пишу модуль HLS с входом AXI4 Stream. Несколько слов в потоке составляют структуру, к которой я хотел бы получить доступ. Например: struct eth_header { ap_uint<48> dest; ap_uint<48> source; ap_uint<16> proto; }...
2127 просмотров
xilinx fpga vivado-hls
schedule 29.11.2021
Как инструкции и данные организованы в MicroBlaze MCS?
Я на самом деле изучаю систему микроконтроллера MicroBlaze, которую я реализовал в своей FPGA. Но я хочу понять, как работает этот MCU. Рассмотрим эту блок-схему: Блок-схема MicroBlaze MCS Мы видим, что процессор подключается через 2 шины по...
931 просмотров
xilinx vhdl microblaze xilinx-ise
schedule 26.10.2021
Приостановить работу lwIP Raw API
Я работаю над проектом с использованием Zynq (Picozed devboard). Приложение запускается с нуля, использует lwIP TCP в режиме RAW и в основном ведет себя следующим образом: Получите пакет данных через Ethernet, который хранится в оперативной...
653 просмотров
embedded xilinx zynq bare-metal lwip
schedule 22.11.2021
Xilinx fpga -: PYNQ-Z1
Я пытаюсь подключиться к PYNQ-Z1. Я выполнил каждый шаг в точности, как указано в документации, но все же, когда я пытаюсь получить доступ к браузеру с помощью 192.168.2.99:9090, он сообщает мне, что страница не работает. Я подключил плату по...
271 просмотров
xilinx fpga
schedule 31.10.2021
Linux CONFIG_PREEMPT_RT для четырехъядерного ARM A53 (сомневается новичок)
Я хочу активировать функции PREEMPTion моего ядра Linux. Для этого я должен загрузить правильный патч, соответствующий версии ядра, которое я использую и который я скомпилировал (как описано в здесь ). У меня есть версия ядра Linux версии 4.9.0...
373 просмотров
linux linux-kernel real-time xilinx preemption
schedule 16.11.2021
Vivado / XSDK: Как получить доступ к адресу с шины Zynq M_AXI_GP0?
Допустим, я создал проект vivado Zynq FPGA, и я хочу записать и прочитать порт Zynq "M_AXI_GP0" из c-программы, работающей на zynq, как показано ниже. Далее, предположим, что адрес, который я хочу читать и записывать на порт «M_AXI_GP0» Zynq, - это...
940 просмотров
c xilinx vivado fpga bare-metal
schedule 14.09.2021
сбрасывается ли FPGA автоматически после программирования?
Я работаю над проектами FPGA, и сейчас у меня только один вопрос. При обновлении битового потока на плате FPGA он автоматически сбрасывает все триггеры внутри FPGA? При проектировании FPGA с помощью Vivado существует внешний порт сброса, который...
786 просмотров
reset xilinx vivado fpga
schedule 26.02.2022