Я использую Vivado Design Suite 2017. 2 У меня есть vhdl-дизайн и тестовая среда, добавленная в набор для моделирования.
Поведенческое моделирование работает отлично. Если я синтезирую дизайн и нажимаю «Выполнить моделирование - Пост-синтез», он все равно работает без ошибок. Тем не менее, я не уверен, действительно ли он имитирует мой синтезированный дизайн или просто снова выполняет «старую симуляцию». Дело в том, что я знаю, что для моделирования пост-синтеза создается новый файл vhdl / verilog, представляющий список соединений. Тем не менее, я не вносил никаких изменений в тестовую среду, говоря, что я не создавал экземпляр нового файла явно. Теперь вопрос в том, происходит ли это автоматически.
Я просмотрел руководства, но не нашел ответа.
Любая помощь будет оценена по достоинству.
