Статьи по теме fpga

Публикации по теме 'fpga'

Консоль CHIP-8 на плате TinyFPGA BX

В наши дни я часто стою на сцене и пытаюсь добавить историческую перспективу к новым событиям. Но даже мне пришлось поискать ЧИП-8 , потому что это было давно. Первоначально написанный для микрокомпьютера COSMAC VIP в конце 1970-х годов, возможно, его самые известные порты фактически использовались 20 лет спустя на графических калькуляторах серии HP-48 . Теперь, благодаря Павлу Марчевскому , он работает на плате TinyFPGA BX . CHIP-8 - это интерпретируемый язык..

Хроники MicroZed: MicroBlaze, PetaLinux и Интернет вещей

Несколько недель назад мы рассмотрели, как можно создать и запустить PetaLinux на MicroBlaze ( P1 + P2 ). Одним из ключевых преимуществ использования встроенной ОС, то есть PetaLinux, является то, что она значительно упрощает работу в сети, и мы можем подключаться к средам IoT, таким как IBM BlueMix , Adafruit.io , и сервисам AWS, таким как Lambda . Прежде чем мы сможем работать с этими службами, нам сначала нужно убедиться, что наша сборка MicroBlaze PetaLinux правильно..

Вопросы по теме 'fpga'

Предоставление входных данных в FPGA через USB

Я работаю над платформой Xilinx Spartan 3E, используя эту плату для разработки: http://www.xilinx.com/products/boards-and-kits/HW-SPAR3E-SK-US-G.htm Моя программа работает с определенными данными, а затем выдает результат. Я хочу передать...

7204 просмотров

10.10.2021

как работает ALU?

Реализация 8-битного ALU в VHDL только с беззнаковыми числами. Когда результат суммы равен (1) 00000000, где 1 - выполнение, должен ли нулевой флаг ALU быть установлен на 1? Или результат считается отличным от 0?

966 просмотров

fpga vhdl alu

27.10.2021

Преобразуйте целочисленное значение в шестнадцатеричное значение

У меня есть эта функция в xilinx для вывода на семь сегментов. int result; XIo_Out32(XPAR_SSG_DECODER_0_BASEADDR, result); Функция получает результат типа int и помещает вывод в сегмент семи как шестнадцатеричное значение. В общем, если...

1370 просмотров

c hex decimal xilinx fpga

17.09.2021

Как установить SD-карту и Ethernet в uClinux

Я только что установил uCLinux на Altera DE2-115 (ПЛАТА ПЛИС), у меня есть полный доступ к терминалу, что происходит: Я хочу установить IP, а также МАСКУ для моего eth0, когда я выполняю «ifconfig», он показывает мне только: lo Link...

522 просмотров

fpga uclinux

05.09.2021

VHDL: создание очень медленных тактовых импульсов на основе очень быстрых тактовых импульсов

(Я бы разместил это в EE, но, похоже, здесь гораздо больше вопросов по VHDL ...) Предпосылки. Я использую ПЛИС Xilinx Spartan-6LX9 с Xilinx ISE 14.4 (веб-пакет). Сегодня я наткнулся на ужасное предупреждение «PhysDesignRules: 372 - Gated...

24420 просмотров

fpga clock vhdl

26.09.2021

Существуют ли директивы компилятора для указания типа синтезируемого сумматора?

Мне не удалось найти это в Google, так что вот: Кто-нибудь слышал о директиве компилятора дизайна, чтобы указать, какой тип сумматора синтезируется? Я ищу что-то, что могло бы работать примерно так: logic [7:0] a, b, c, d, e, f; /* ... */ //...

935 просмотров

fpga verilog vlsi system-verilog

25.11.2021

Парсер списка соединений FPGA

Почти во всех инструментах синтеза для FPGA вывод HDL-синтеза представляет собой своего рода формат EDIF. Например. В Synopsys такой формат имеет расширение .edn. Однако этот формат уже зависит от технологии FPGA (зависит от типа FPGA, выбранного...

881 просмотров

parsing fpga synthesis

14.10.2021

GHDL зависает при запуске тестовой среды

При тестировании простой реализации жизненной игры на VHDL, GHDL-симуляция пустого тестового стенда зависает со 100% загрузкой ЦП после вывода сообщения «Конец теста». Вот код: ----- Package ------------------------------ library ieee; use...

2528 просмотров

fpga vhdl ghdl

28.10.2021

Есть ли преимущества от реализации CSA по сравнению с использованием простого символа умножения при синтезе?

Я синтезирую некоторые единицы умножения в Verilog, и мне было интересно, обычно ли вы получаете лучшие результаты с точки зрения экономии площади / энергии, если вы реализуете свой собственный CSA, используя кодирование кабины при умножении, или если...

268 просмотров

fpga verilog hdl register-transfer-level asic

26.09.2021

Фаза глобального размещения 8.8 работает бессрочно, Xilinx

И снова моя битва с инструментами Xilinx продолжается. Я выполняю реализацию проекта на Zynq7020 в PlanAhead-14.7. В конструкции используется примерно 15-20% использования устройства на PL, процесс реализации, кажется, застревает на глобальном...

2033 просмотров

xilinx fpga hardware vhdl

19.11.2021

Нужна помощь в поиске назначений контактов

Я пытаюсь вывести звук на FPGA через стереовыход. В Verilog я объявил «стерео» в качестве вывода и у меня есть код для генерации звука. Однако я не могу найти назначение выводов стереовыхода для «динамика». Я использую DE2i-150 FPGA Development...

389 просмотров

fpga verilog

12.10.2021

Сигнал неполный, сигнал не управляет контактами нагрузки в конструкции

Я новичок в VHDL, и я пытался написать что-то, что может увеличивать значения, отображаемые на семисегментном дисплее, одним нажатием кнопки (кнопка для каждого дисплея). Он синтезирует и генерирует, но с предупреждениями, и в конце, когда я нажимаю...

2156 просмотров

xilinx fpga vhdl

04.09.2021

Может ли Vivado обрабатывать определенные пользователем физические типы?

Я написал несколько кроссплатформенных библиотек VHDL для Xilinx XST, iSim, Altera Quartus II, Mentor Graphics QuestaSim и GHDL. Теперь я хотел перенести свой проект ISE 14.7, который использует эти библиотеки, на Vivado 2014.4, но одна библиотека,...

1497 просмотров

xilinx vivado fpga vhdl synthesis

10.11.2021

Verilog Торговый автомат FSM

Я пытаюсь создать конечный автомат в Verilog для торгового автомата, который принимает 5,10, 25 центов в качестве входных данных, а затем выводит газировку или диету, а также выводит соответствующее изменение (в виде количества никелей). В настоящее...

9774 просмотров

fpga verilog hdl

30.09.2021

Ошибка FIFO: не удается найти управляющий сигнал - VHDL

Я нашел код VHDL FIFO и попытался изменить его для использования с двумя разными часами, одним для записи и одним для чтения. Я пробовал код и, похоже, работает в симуляции, но когда я пытаюсь синтезировать его, я получаю эту ошибку: «Не могу...

603 просмотров

fpga fifo vhdl

22.10.2021

Есть ли какой-либо пример драйвера ядра DMA Linux с PCIe для FPGA?

Я хотел бы написать драйвер в пространстве ядра, который: Обмен данными с FPGA, подключенным через PCIe во встроенной системе (с powerPC). Он использует DMA для передачи информации от FPGA в RAM. Пользовательские программы должны иметь доступ...

9237 просмотров

linux linux-kernel driver fpga dma

21.11.2021

Несколько отправителей прерывания в одном периферийном устройстве в Qsys

Используя Qsys (Quartus II x64 15.0.1 build 150), я создал систему с Nios2 / e и несколькими стандартными периферийными компонентами. Я также добавляю свой собственный компонент с 1 MM-Slave и 2 Interrupt Senders. Для каждого из них я установил это...

927 просмотров

fpga intel-fpga quartus nios qsys

18.10.2021

Определение тактовой частоты на ПЛИС Спартан-6

Я работаю, чтобы узнать, как программировать FPGA на VHDL, и хочу знать, как я могу определить правильную частоту моего тактового входа. Я использовал Руководство пользователя оборудования Sp605 , контакт K21 в часах Таблица подключений...

695 просмотров

fpga clock vhdl spartan

07.11.2021

генерация pwm с использованием fpga

Как сгенерировать сигнал ШИМ с помощью ПЛИС? Какой лучший метод создания переменного рабочего цикла? Я попытался решить эту проблему с помощью следующего кода, но возникли две или три ошибки. Это мой код: library IEEE; use...

318 просмотров

fpga pwm vhdl

03.12.2021

Как преобразовать тип произвольной точности HLS в составной тип

Я пишу модуль HLS с входом AXI4 Stream. Несколько слов в потоке составляют структуру, к которой я хотел бы получить доступ. Например: struct eth_header { ap_uint<48> dest; ap_uint<48> source; ap_uint<16> proto; }...

2127 просмотров

xilinx fpga vivado-hls

29.11.2021