Моя плата (apf27) имеет процессор (i.MX27) и FPGA (Spartan3A), который общается через "шину памяти" называется WEIM в таблице данных proc.
Я хочу передать данные из ПЛИС в процессор. Мне удалось сделать это с помощью простого ввода-вывода Output() :
val io = IO(new Bundle {
...
val data = Output(UInt(16.W))
val oen = Input(Bool())
...
Я могу читать данные с процессора, но это "блокирует" шину. Я должен выпустить его для компонента nand, который также присутствует на нем.
Чтобы освободить его, я могу использовать сигнал oen (включение вывода), но я не могу назначить высокое значение импеданса, такое как «Z» в Verilog/VHDL, чтобы «освободить» его.
Как правильно это сделать в Chisel3? Я видел что-то под названием «AnalogRawModule» в chisel3 github, это то, что нужно использовать?