При создании нового «Config» мы определяем функцию, которая принимает в качестве аргументов три «View» (site, here, up). Что означают эти три взгляда?

Я пытаюсь выяснить, поддерживает ли Rocket Chip Generator ассоциативный TLB (как для L1, так и для L2 TLB), но я не могу найти какой-либо простой код об этом в RocketCore.scala или PTW.scala . С другой стороны, изменить ассоциативность кешей в...

Я пытаюсь установить и запустить версию Rocket Chip на плате Nexys4 DDR. Пока мне удалось сгенерировать verilog, синтезировать дизайн и прикрепить зонд jtag (segger jlink). Доступ к регистрам и памяти можно получить через openocd и gdb. После...

Я пытаюсь получить значение reg и сравнить его с числом внутри и оператором if val refill_addr = Reg(UInt(width = paddrBits)) if ( refill_addr > 20000.U) cacheable := true else cacheable := false но я получаю эту...

Я учу долото и ракетную стружку. Чип ракеты имеет код, использующий Seq и Cat в RVC.scala . val funct = Seq(0.U, 4.U, 6.U, 7.U, 0.U, 0.U, 2.U, 3.U)(Cat(x(12), x(6,5))) Но когда я пишу свой код, как указано выше, я получаю ошибку....

Я хочу построить свой собственный SOC на основе ракетного чипа без использования ROCC (сопроцессора руки). Я проверил этот полезный вопрос: ракетный чип на не zynq FPGA Я искал подробная документация, но я нашел только несколько слайдов с...

В логике обхода ядра ракеты val bypass_sources = IndexedSeq( (Bool(true), UInt(0), UInt(0)), // treat reading x0 as a bypass (ex_reg_valid && ex_ctrl.wxd, ex_waddr, mem_reg_wdata), (mem_reg_valid && mem_ctrl.wxd &&...

Я пытаюсь реализовать технику прогнозирования пути в ядре RocketChip (по порядку) . Для этого мне нужно получить доступ в каждую сторону отдельно. Вот так выглядит SRAM для тегов после модификации (отдельная SRAM для каждого способа) val...

Я получил ошибку chisel3.package$RebindingException: Attempted reassignment of binding to Reset(IO in unelaborated TLDebugModule) при попытке изменить модуль (TLDebugModule) с обычного Module на RawModule . Я не уверен, что говорится в этом...