Генерация sin/cos на Virtex7 с помощью Vivado

Я пытаюсь реализовать модулятор QAM в SystemVerilog на Virtex 7 с Xilinx Vivado, и я застрял с генерацией sin и cos гетеродина.

В частности, у меня есть входные сигналы I и Q (по 3 бита каждый), и я должен умножить их на косинус и синусоиду соответственно. Умножение работает нормально, но мне нужен IP для генерации косинуса и синуса на заданной частоте.

С этой целью я внимательно прочитал документацию компилятора DDS v6.0, представленную по следующей ссылке, но я все еще застрял: http://www.xilinx.com/support/documentation/ip_documentation/dds_compiler/v6_0/pg141-dds-compiler.pdf

У кого-нибудь есть предложение или пример кода, чтобы помочь мне?

Я благодарю вас заранее

Редактировать:

Пожалуйста, найдите ниже несколько скриншотов и мой пример кода. Чего я не понимаю, так это почему sin/cos принимают эти "странные" значения. Правильно ли я использовал dds_compiler?

скриншоты и проект Vivado (у меня пока нет полномочий публиковать его напрямую): https://www.dropbox.com/s/xi5hralr2klk37s/dds_compiler.zip?dl=0

modulator.sv :

    `timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 31.03.2015 07:41:17
// Design Name: 
// Module Name: modulator
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module modulator(
    input  logic        clk,
    input  logic [2:0]  I,
    input  logic [2:0]  Q,
    output logic [18:0] p1,
    output logic [18:0] p2,
    output logic        tvalid
    );

    // internal signals
    logic [15:0] sin,cos;

    // carrier generation
    dds_compiler_0 dds_compiler_0_inst(
        .aclk(clk),
        .m_axis_data_tdata({sin,cos}),
        .m_axis_data_tvalid(tvalid)
    );

    // multiplier
    mult_gen_0 mult_gen_0_inst_1(
        .CLK(clk),
        .A(I),
        .B(cos),
        .P(p1)
    );
    mult_gen_0 mult_gen_0_inst_2(
            .CLK(clk),
            .A(Q),
            .B(sin),
            .P(p2)
        );

endmodule

modulator_testbench.sv :

    `timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 31.03.2015 07:41:17
// Design Name: 
// Module Name: modulator_testbench
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module modulator_testbench();

    // test signals
    logic        clk;
    logic [2:0]  I, Q;
    logic [18:0] p1,p2;
    logic        tvalid;

    // generate clock
    always begin clk=1; #5; clk=0; #5; end

    // instantiate dut
    modulator dut(
        .clk(clk),
        .I(I),
        .Q(Q),
        .p1(p1),
        .p2(p2),
        .tvalid(tvalid)
    );

    // start simulation
    initial begin
        #65;
        I=3'd1;  Q=3'd1; #10;
        I=-3'd1; Q=3'd1; #10;
        I=3'd3;  Q=-3'd3; #10;
        I=-3'd3; Q=-3'd1; #10;
        I=3'd1;  Q=-3'd1; #10;
    end

endmodule

Редактировать II:

Для последующего использования полный код доступен здесь; подробности и пояснения можно найти в статье.