Вопросы по теме 'intel-fpga'

Каковы минимальные шаги компиляции, чтобы начать новую симуляцию после изменения какого-либо файла?
Это вопрос об Altera Quartus. Предположим, у меня есть файл bdf с несколькими объектами. У каждой сущности есть собственный файл VHDL. Я нашел ошибку в одной из сущностей и исправил ее (отредактировал файл vhdl). Каковы минимальные шаги...
77 просмотров
vhdl intel-fpga
schedule 17.11.2021
Несколько отправителей прерывания в одном периферийном устройстве в Qsys
Используя Qsys (Quartus II x64 15.0.1 build 150), я создал систему с Nios2 / e и несколькими стандартными периферийными компонентами. Я также добавляю свой собственный компонент с 1 MM-Slave и 2 Interrupt Senders. Для каждого из них я установил это...
927 просмотров
fpga intel-fpga quartus nios qsys
schedule 18.10.2021
Программа исключения Гаусса не работает параллельно - OpenCL
Я уже некоторое время пытаюсь выполнить параллельную реализацию процесса исключения Гаусса. Кажется, что ядра игнорируют установленные барьеры, выполняя все операции, которые могут, И ЗАТЕМ позволяет следующему ядру делать свою работу. Но мне нужно,...
199 просмотров
c gaussian opencl barrier intel-fpga
schedule 21.10.2021
Странное поведение регистров на Quartus II с использованием Verilog
Я создаю собственный процессор на базе MIPS32 с использованием Quartus II и Verilog. Все работало нормально, пока вдруг мои регистры не перестали работать (я не помню, чтобы вносил какие-либо изменения в код). Я, наверное, сделал какую-то ошибку, но...
133 просмотров
fpga verilog intel-fpga quartus
schedule 18.03.2022
Использование PLL для генерации тактового сигнала с частотой выше 400 МГц на MAX10 FPGA
Я использую FPGA 10M50 для чтения данных с камеры через MIPI-CSI2, но часы, которые у меня есть на плате, не могут работать достаточно быстро. Так что прямо сейчас я пытаюсь использовать PLL для генерации более быстрого тактового сигнала. Я...
653 просмотров
clock vhdl intel-fpga
schedule 22.03.2022
Симметричный шифр HDL
Предположим, нормальный программист на C хочет написать код VHDL данного симметричного шифра с нуля ... у кого-нибудь есть идеи или подсказки по поводу не слишком сложного для написания? Это просто для подтверждения концепции проекта последнего года....
287 просмотров
encryption c# fpga vhdl intel-fpga
schedule 04.04.2022
проблемы с записью в подчиненный модуль Avalon
Я работаю над проектом для задания, где мне нужно иметь возможность записывать данные в подчиненный модуль Avalon, чтобы выбирать данные из двух разных входов в системе nios, работающей на плате DE0. После долгих усилий я не смог записать данные из...
1048 просмотров
fpga vhdl intel-fpga nios
schedule 26.04.2022
Что за файл для пассивной параллельной загрузки ПЛИС Cyclone 10?
Полный нуб FPGA, так что будьте нежны, пожалуйста. У меня есть Cyclone 10 CL006, подключенный к микроконтроллеру. Хочу загрузить его методом "Fast Passive Parallel". Мой инженер FPGA прислал два файла: .sof и .rpd. Похоже, что файл .rpd подходит...
226 просмотров
fpga intel-fpga
schedule 30.04.2022
Как использовать get_registers в проекте Altera для получения регистров только с одного уровня или иерархии
У меня есть небольшая проблема с моими ограничениями Altera. Я хотел бы использовать get_registers для получения всех регистров с определенного уровня иерархии. Например, если иерархия выглядит следующим образом: +-A:a_inst | +-B:b_inst |...
227 просмотров
constraints fpga intel-fpga
schedule 19.05.2022
Время между 7-сегментным дисплеем и включением
Я работаю в лабораториях Altera University LABS, но использую плату немного другого дизайна, поэтому мне приходится имитировать то, как платы, используемые в лабораториях, отображают 7-сегментный светодиод. Я разобрался с кодом ниже: LIBRARY...
466 просмотров
fpga vhdl intel-fpga
schedule 10.07.2022
Задача: внедрить ультразвуковой датчик (HC-SR04) на FPGA (DE1-SOC)
Моя цель — реализовать ультразвуковой датчик (HC-SR04) на моей FPGA (DE1-SOC), чтобы значения моих светодиодов менялись в зависимости от расстояния до препятствия. Я работаю над QUARTUS II в VHDL. У меня проблема в том, что при загрузке на карту не...
321 просмотров
sensors led vhdl intel-fpga quartus
schedule 31.07.2022
как рандомизировать элементы массива в коде vhdl?
У меня есть таблица с известным количеством элементов. Я хотел бы рандомизировать его элементы, чтобы каждый раз, когда я его отображаю, его элементы отображались в случайном порядке. в vhdl с использованием Fpga stratix3
214 просмотров
random vhdl intel-fpga
schedule 22.08.2022
VHDL - DE0 - QUARTUS II PLL не показывает вывод в modsim
Привет, я пытаюсь использовать поэтапную петлю блокировки для генерации часов для контроллера VGA. Мне не повезло, и я решил сделать свои собственные часы, которые потом отлично работали. У меня работает VGA-контроллер. Возвращаясь к PLL, я до сих...
1196 просмотров
vhdl intel-fpga modelsim
schedule 29.08.2022
Преобразование ассемблера в машинный код
Сейчас я прохожу курс по компьютерной организации и архитектуре. Нам дали несколько упражнений. Одним из них является преобразование ассемблерного кода в машинные инструкции. Я застрял на преобразовании movia в машинную инструкцию. Я знаю,...
1428 просмотров
assembly intel-fpga machine-code nios
schedule 18.09.2022
Сдвиг и добавление std_logic_vector (имеет 36, но должно иметь 18 элементов)
Я сталкиваюсь с некоторыми странными ошибками от quartus, когда пытаюсь это сделать. Вот код (все неподписанные и другие странные функции были моей попыткой убедить Quartus скомпилировать его.) library ieee; use ieee.std_logic_1164.all; use...
536 просмотров
fpga vhdl intel-fpga quartus
schedule 29.09.2022
Счетчик Verilog Increment Decrement с использованием Altera Board
Эй, так что я в основном новичок в Verilog и не совсем уверен, как работает синтаксис и тому подобное. Задание, как показано ниже Используйте кнопку и переключатель на плате Altera для увеличения или уменьшения 4-битного счетчика. Значение...
1216 просмотров
counter verilog intel-fpga quartus digital-design
schedule 23.09.2022
Как уменьшить количество логических элементов
Я пытаюсь уменьшить количество логических элементов в моем vhdl-коде. Я использую Quartus II для программирования ПЛИС Altera DE2. Может кто-нибудь дать совет, как я могу это сделать? Спасибо
4723 просмотров
fpga vhdl intel-fpga
schedule 09.10.2022
Как избавиться от предупреждения установщика о выводе дополнения LVDS?
У меня есть тактовый вход в буфер разветвления, который направляет вход LVDS к нижнему краю входа PLL. Есть два контакта — AJ19 (активный высокий уровень) и дополнительный контакт AK19 (активный низкий уровень). Меня интересует только AJ19 ,...
2998 просмотров
verilog intel-fpga
schedule 16.12.2022
Может ли uClinux работать на Altera DE2-115?
Я ищу интересные способы использования своих FPGA (Altera DE2 и DE2-115), и кажется, что uClinux включает в свой дистрибутив некоторые файлы для DE2-115, но нет документации, как его использовать. Какая польза от файлов в каталоге DE2-115, если не...
1149 просмотров
fpga intel-fpga uclinux nios
schedule 09.02.2023
Как разработать этот алгоритм?
pollkey() следует вызывать каждую миллисекунду, а tick(&timeloc) следует вызывать каждую секунду, и у меня нет библиотеки потоков. Очевидным способом было бы сделать это с потоками, но теперь, похоже, мне нужен совет, как выполнить оба...
183 просмотров
c fpga assembly intel-fpga nios
schedule 16.12.2022