Вопросы по теме 'vhdl'

Бит переполнения 32-битный ALU VHDL
В настоящее время я пишу 32-битный ALU (Add / Sub) на VHDL. У меня проблема с битом переполнения. Я не вижу, когда устанавливать переполнение в зависимости от операции (сложение, вычитание) и входных значений. Вы можете мне помочь ? С...
11571 просмотров
overflow vhdl
schedule 19.11.2021
Почему Modelsim 10 не компилирует старый код?
Я недавно обновился до Modelsim 10, и когда я перекомпилировал весь свой код, скомпилировалось только 30 из 37. Те, которые не компилировались, имели общую ошибку No feasible entries for infix operator "&" Я просто включил пакеты для...
1048 просмотров
vhdl modelsim
schedule 10.09.2021
Широкие индексы массива для массива
У меня следующая проблема при доступе к массивам в VHDL: Скажем, у меня есть массив, который не имеет размера 2 ^ n, например размера 6. Тогда, если я хочу получить доступ к этому массиву, используя индекс шириной 3 бита (= ceil (log2 (6))), это...
188 просмотров
arrays indexing xilinx vhdl synthesis
schedule 17.09.2021
Могу ли я использовать переменную внутри оператора генерации?
Мне интересно, можно ли использовать переменную внутри оператора генерации . signal bitmap_nodes : std_logic_vector(0 to NB_NODES-1) := (others => '0'); CIRCULAR: if (CLOCKWISE = 0) generate variable index : integer := 0; begin...
3336 просмотров
vhdl
schedule 23.09.2021
Дамп VCD для моделирования vhdl через modelsim. КАК?
Это первый раз, когда я пытаюсь создать VCD, и у меня возникают проблемы. У меня есть тестовый стенд под названием bench_minimips.vhdl, который содержит объект sim_minimips. Я хочу смоделировать это и получить из этого VCD. Я набираю следующую...
9951 просмотров
dump simulation vhdl modelsim
schedule 23.10.2021
Разница VHDL между = ›и‹ =
Я все время забываю и сложно искать ответ в учебнике или в Интернете.
27349 просмотров
syntax vhdl
schedule 29.09.2021
Каковы минимальные шаги компиляции, чтобы начать новую симуляцию после изменения какого-либо файла?
Это вопрос об Altera Quartus. Предположим, у меня есть файл bdf с несколькими объектами. У каждой сущности есть собственный файл VHDL. Я нашел ошибку в одной из сущностей и исправил ее (отредактировал файл vhdl). Каковы минимальные шаги...
77 просмотров
vhdl intel-fpga
schedule 17.11.2021
VHDL MIPS 5-этапный конвейер Ошибка
Код для этого слишком длинный, чтобы публиковать, поэтому я просто опишу его. Я создал 5-ступенчатую трубу mips, которая почти работает. Загвоздка в том, что КАЖДАЯ инструкция lw, которая достигает стадии декодирования инструкций, перезаписывает...
2861 просмотров
mips vhdl
schedule 14.09.2021
как работает ALU?
Реализация 8-битного ALU в VHDL только с беззнаковыми числами. Когда результат суммы равен (1) 00000000, где 1 - выполнение, должен ли нулевой флаг ALU быть установлен на 1? Или результат считается отличным от 0?
966 просмотров
fpga vhdl alu
schedule 27.10.2021
Входные порты VHDL
У меня возникли проблемы с созданием объекта с использованием портов inout. Я попытался написать следующий код, где A - вход, а B - выход, и он отлично работает. Но как только я меняю A на порт inout, он реализуется, но не моделируется. Может кто...
6609 просмотров
vhdl ports
schedule 06.09.2021
Когда в VHDL лучше всего использовать оператор Process?
Я прохожу этапы изучения VHDL уже второй или третий раз. (на этот раз вооружившись очень хорошей и бесплатной электронной книгой ) и я наконец начинаю "получать" совсем немного. Теперь я изучаю стили поведения и формулировку процесса, и большая...
1677 просмотров
hdl vhdl
schedule 04.11.2021
Терминал входа в VHDL
Я новичок в VHDL, и мне нужен терминал входа в систему. Например, у меня фиксированный пароль 7010. Мне нужно реализовать только функциональность автомата. Я хочу определить один сигнал, который будет содержать количество нажатий клавиш и будет...
279 просмотров
vhdl
schedule 29.09.2021
Обработка регистра типа массива VHDL
Давайте рассмотрим следующее (и пока проигнорируем синтез): SIGNAL sig1 : std_logic_vector( 3 DOWNTO 0 ) := "0000"; CASE sig1 IS when "0000" => do something when "0001" => do something when others => do something END CASE;...
616 просмотров
vhdl
schedule 24.10.2021
Тестируете мой HDL-код (Verilog / VHDL) без FPGA?
Я написал модуль на Verilog, используя vi в качестве редактора, и теперь хочу его протестировать. Что делать, если у меня нет доски? Как я могу ввести данные для моего модуля? Где посмотреть результаты? Кстати, у меня есть доступ к VCS. Спасибо.
5292 просмотров
testing verilog hdl vhdl register-transfer-level
schedule 03.11.2021
Как разделить биты на разные сигналы в vhdl?
У меня есть следующая строка кода Verilog, которую я хочу преобразовать в vhdl: assign {cout,sum} = ( add ) ? ( in_a + in_b + cin ) : ( in_a - in_b - cin ); Как мне сделать это в vhdl?
578 просмотров
concatenation verilog vhdl bit
schedule 12.09.2021
VHDL: создание очень медленных тактовых импульсов на основе очень быстрых тактовых импульсов
(Я бы разместил это в EE, но, похоже, здесь гораздо больше вопросов по VHDL ...) Предпосылки. Я использую ПЛИС Xilinx Spartan-6LX9 с Xilinx ISE 14.4 (веб-пакет). Сегодня я наткнулся на ужасное предупреждение «PhysDesignRules: 372 - Gated...
24420 просмотров
fpga clock vhdl
schedule 26.09.2021
Проверка ошибок 8-битного LFSR, написанного на VHDL
Я впервые пользуюсь, так что терпите меня. Часть простой игры, которую мы должны сделать для присвоения, включает в себя написание генератора псевдослучайных чисел в форме 8-битного LFSR. Я пишу свой код, используя Xilinx ISE, свои заметки и...
4346 просмотров
vhdl
schedule 12.10.2021
Двоичный последовательный сумматор - VHDL
Я пытаюсь разработать 32-битный двоичный последовательный сумматор на VHDL, используя структурное описание. Сумматор должен использовать полный сумматор и d-защелку. Как я это вижу: Полный сумматор: architecture Behavioral of FullAdder is...
4050 просмотров
vhdl
schedule 21.09.2021
GHDL зависает при запуске тестовой среды
При тестировании простой реализации жизненной игры на VHDL, GHDL-симуляция пустого тестового стенда зависает со 100% загрузкой ЦП после вывода сообщения «Конец теста». Вот код: ----- Package ------------------------------ library ieee; use...
2528 просмотров
fpga vhdl ghdl
schedule 28.10.2021
Как написать логическую функцию на VHDL?
У меня есть логическая функция сворачивания, и я хочу создать ее с помощью VHDL. Я создал его с помощью схем, и он отлично работает, но когда я создаю его с помощью VHDL, он дает другой результат. Может ли кто-нибудь проверить мою логическую функцию...
6526 просмотров
boolean-logic vhdl
schedule 02.12.2021