Публикации по теме 'spartan'


Использование API захвата мультимедиа в браузере
В последнем предварительном выпуске Windows 10 Microsoft впервые добавила поддержку API захвата мультимедиа в браузере Edge. Эта функция основана на спецификации Media Capture and Streams , разработанной совместно в W3C Рабочей группой по веб-коммуникациям в реальном времени и Рабочей группой API устройств . Некоторые разработчики могут знать его просто как getUserMedia , который является основным интерфейсом, позволяющим веб-страницам получать доступ к устройствам захвата мультимедиа,..

Вопросы по теме 'spartan'

Предоставление входных данных в FPGA через USB
Я работаю над платформой Xilinx Spartan 3E, используя эту плату для разработки: http://www.xilinx.com/products/boards-and-kits/HW-SPAR3E-SK-US-G.htm Моя программа работает с определенными данными, а затем выдает результат. Я хочу передать...
7204 просмотров
xilinx fpga usb spartan
schedule 10.10.2021
Определение тактовой частоты на ПЛИС Спартан-6
Я работаю, чтобы узнать, как программировать FPGA на VHDL, и хочу знать, как я могу определить правильную частоту моего тактового входа. Я использовал Руководство пользователя оборудования Sp605 , контакт K21 в часах Таблица подключений...
695 просмотров
fpga clock vhdl spartan
schedule 07.11.2021
Использование BUFG для управления тактовой нагрузкой
Я пытаюсь работать с пиксельными данными, которые выводятся на микросхему DVI. Используются различные тактовые частоты, потому что регистры микросхемы DVI программируются с использованием I2C (поэтому требуется тактовая частота Микросхему DVI...
6666 просмотров
buffer clock vhdl xilinx-ise spartan
schedule 14.10.2021
Как посчитать нажатые клавиши на спартанской плате FPGA
Я использую плату FPGA Spartan 2 и хочу подсчитать нажатые клавиши с клавиатуры, это мой код VHDL: library ieee ; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; ENTITY...
871 просмотров
fpga vhdl spartan
schedule 24.10.2021
Синхронный подсчет отклоненных нажатий кнопки в VHDL
Следующий код представляет собой модуль VDHL в Xilinx ISE 14.7, который подсчитывает количество нажатий кнопки с отклонением (iXXX), проверяет, достигли ли они максимального значения, и выводит «значение» для каждого накопленного ввода в...
499 просмотров
state-machine counter vhdl xilinx-ise spartan
schedule 20.03.2022
FPGA: использование как заднего, так и переднего фронта в одном процессе
Я новичок в fpga и vhdl.. Моя среда разработки выглядит следующим образом. ПЛИС: Спартанский 6 XC6SLX9 Компилятор: ИСЕ 14.04 Симулятор: Изим Я делаю простой счетчик, но есть некоторые вещи, которые я не могу понять. Следующий код -...
1676 просмотров
fpga vhdl spartan
schedule 31.03.2022
Получение данных с микропроцессора VHDL Spartan 3A
У меня есть приложение, которое создает экземпляр микропроцессора, который мы разрабатываем на курсе vhdl, оно также отображает данные на ЖК-дисплее FPGA. Мы протестировали микро и ЖК-дисплей отдельно, и они работают. Теперь идея состоит в том,...
671 просмотров
fpga microprocessors vhdl spartan
schedule 04.05.2022
Сигнал назначается, но никогда не используется. Этот неподключенный сигнал будет обрезан
Для начала - у меня трёхмерный рег, назначенный только в начальном начале. reg [4:0] PS[0:9]; PS[0] = 24; PS[1] = 10; PS[2] = 8; PS[3] = 8; PS[4] = 17; PS[5] = 16; PS[6] = 4; PS[7] = 4; PS[8] = 16; PS[9] = 16; Сначала я пытался получить...
3259 просмотров
xilinx fpga verilog spartan
schedule 17.05.2022
Прием данных с RS232, vhdl
Я использую эталонный компонент интерфейса RS232 из https://reference.digilentinc.com/reference/programmable-logic/nexys-2/start и пример кода: ------------------------------------------------------------------------- -- main.vhd...
989 просмотров
state-machine serial-port xilinx vhdl spartan
schedule 23.06.2022
Почему Xilinx ISE не делает вывод о блочной ОЗУ?
Как следует из названия, у ISE возникают проблемы с выводом блочного ОЗУ из моего кода. wire we; reg hold = 0; reg start = 0; reg [12:0] addr = 0; reg [23:0] command = 0; reg [7:0] RAM [8191 : 0]; reg [7:0] rx_data_buffer = 0; assign we =...
410 просмотров
ram fpga verilog spartan
schedule 24.07.2022
Управление контактами GPIO, общими с SRAM в VHDL
Я купил макетную плату Spartan 3A от Micronova ( http://micro-nova.com/mercury ) и у меня есть некоторые проблемы со взаимодействием с его SRAM. Эта плата имеет 30 контактов GPIO, которые используются совместно с Cypress SRAM, и два контакта для...
910 просмотров
vhdl bus spartan
schedule 17.08.2022
Как записать входные значения на разных тактах в тестовом стенде программирования v/hdl?
Я пишу код vhdl для алгоритма шифрования AES, мне нужно взять 128-битные данные для шифрования, поэтому используется 1-битный входной контакт. для 128-битных данных я использовал 128 тактов с оператором case. Мне нужно написать тестовый стенд, чтобы...
1638 просмотров
xilinx vhdl spartan
schedule 24.10.2022
XILINX ISE устанавливает маркер ввода-вывода как часы
Я использую Xilinx ISE IDE и редактор схем. (нажмите, чтобы открыть новое окно) Файл ограничений выглядит следующим образом: NET "A" LOC = M18; NET "F" LOC = P15; NET "B" LOC = M16; NET "A" PULLUP; NET "B" PULLUP; NET "F" DRIVE = 8;...
1362 просмотров
logic xilinx fpga xilinx-ise spartan
schedule 22.11.2022
Baysis2 Verilog - Первая цифра 7-сегментного дисплея не работает
Я пытаюсь создать простую 4-значную систему паролей на моем FGPA baysis2, используя verilog. Я хочу использовать 7-сегментный дисплей для отображения цифр по мере их ввода (они будут вводиться с помощью клавиатуры). Сейчас я просто тестирую, чтобы...
604 просмотров
fpga verilog seven-segment-display xilinx-ise spartan
schedule 20.08.2023
Как я могу исследовать сбой калибровки на Spartan 6 MIG DDR
У меня возникли проблемы с интерфейсом памяти Spartan 6 (XC6SLX16-2CSG225I) и DDR (IS43R86400D) на некотором нестандартном оборудовании. Я пробовал на плате разработчика SP601, и все работает, как и ожидалось. Используя пример проекта, когда я...
560 просмотров
memory fpga calibration spartan
schedule 12.01.2023
Код VHDL не работает на плате, но работает при моделировании
Я работаю над проектом с использованием vhdl для настройки платы fpga spartan 3E. то, что мне нужно сделать, это гениальная головоломка, в моем основном коде есть конечный автомат для управления логикой. все работает хорошо, когда я имитирую код с...
569 просмотров
xilinx fpga vhdl xilinx-ise spartan
schedule 18.03.2023
Реализовать свойство ввода-вывода Z с высоким импедансом с помощью долота.
Моя плата ( apf27 ) имеет процессор (i.MX27) и FPGA (Spartan3A), который общается через "шину памяти" называется WEIM в таблице данных proc. Я хочу передать данные из ПЛИС в процессор. Мне удалось сделать это с помощью простого ввода-вывода...
408 просмотров
fpga chisel spartan
schedule 21.10.2023
Доступ к Spartan-6 ODDR и другим библиотекам selectIO в ISE
Я пишу программу для связи с кодеком DVI на плате SP605. Однако у меня возникли проблемы с выводом дифференциального тактового сигнала на требуемый кодек DVI, и, похоже, для этого мне нужно использовать ODDR2. Несмотря на упоминание, я не...
1065 просмотров
xilinx clock vhdl spartan
schedule 04.03.2024