Вопросы по теме 'vivado'

Может ли Vivado обрабатывать определенные пользователем физические типы?
Я написал несколько кроссплатформенных библиотек VHDL для Xilinx XST, iSim, Altera Quartus II, Mentor Graphics QuestaSim и GHDL. Теперь я хотел перенести свой проект ISE 14.7, который использует эти библиотеки, на Vivado 2014.4, но одна библиотека,...
1497 просмотров
xilinx vivado fpga vhdl synthesis
schedule 10.11.2021
Процедура осциллограммы логического анализатора Vivado
Я использую Vivado Logic Analyzer несколько месяцев. и поверьте мне, потребовалось так много времени, чтобы правильно увидеть отладочные сигналы на форме волны. Я обычно помечаю отладочные сигналы в дизайне блока, а затем синтезирую и генерирую...
1282 просмотров
sdk xilinx vivado
schedule 13.09.2021
Использование часов на BASYS 3
Я хочу использовать часы BASYS 3 для своего проекта. Когда я искал ограничение проекта, я нашел следующий код: set_property PACKAGE_PIN W5 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] create_clock -add -name sys_clk_pin...
4000 просмотров
vivado clock vhdl
schedule 21.11.2021
редактирование арифметики в Verilog (расширение знака)
(отредактировано) Я работаю над проектом Verilog Arithmetic, и я застрял в части расширения знака (предполагая, что это проблема). У меня есть 4-битный вход A, B и должен быть 8-битный выход. для некоторых из процессов (сумма, подпрограмма ...) мне...
681 просмотров
vivado math verilog shift sign-extension
schedule 21.11.2021
как сделать моделирование постсинтеза в вивадо
Я использую Vivado Design Suite 2017. 2 У меня есть vhdl-дизайн и тестовая среда, добавленная в набор для моделирования. Поведенческое моделирование работает отлично. Если я синтезирую дизайн и нажимаю «Выполнить моделирование - Пост-синтез», он...
1380 просмотров
vivado simulation fpga
schedule 01.12.2021
Ошибка Testbench говорит, что у меня есть массив, когда у меня его нет
Я пытаюсь запустить FSM и сумматор в VHDL, чтобы он действовал как торговый автомат, но я получаю некоторые ошибки. Предполагается, что автомат FSM принимает, сколько денег вы положили в машину, и предполагается, что сумматор чтобы добавить состояния...
226 просмотров
vivado fpga vhdl
schedule 05.10.2021
Можете ли вы либо напрямую объявить тип, который будет использоваться в качестве типа порта, либо вы можете использовать интерфейс в качестве внешнего порта?
Я пытаюсь разработать какое-то оборудование в SystemVerilog и столкнулся с проблемой, на которую не могу найти ответа. Ситуация такова, что у меня есть модуль верхнего уровня (трассировщик), который должен иметь выходной порт определенного типа....
266 просмотров
vivado system-verilog
schedule 23.11.2021
Vivado / XSDK: Как получить доступ к адресу с шины Zynq M_AXI_GP0?
Допустим, я создал проект vivado Zynq FPGA, и я хочу записать и прочитать порт Zynq "M_AXI_GP0" из c-программы, работающей на zynq, как показано ниже. Далее, предположим, что адрес, который я хочу читать и записывать на порт «M_AXI_GP0» Zynq, - это...
940 просмотров
c xilinx vivado fpga bare-metal
schedule 14.09.2021
Синтез двух идентичных схем моделирования - с секундомером и без него, если выполняется для SET clk
У меня есть два идентичных (посредством моделирования) триггерных процесса в verilog. Сначала просто стандартное описание регистра с асинхронным сбросом (CLR) и часов (SET) с данными, привязанными к 1: always @(posedge SET, posedge CLR) if...
64 просмотров
vivado verilog hdl synthesis synplify
schedule 24.02.2022
сбрасывается ли FPGA автоматически после программирования?
Я работаю над проектами FPGA, и сейчас у меня только один вопрос. При обновлении битового потока на плате FPGA он автоматически сбрасывает все триггеры внутри FPGA? При проектировании FPGA с помощью Vivado существует внешний порт сброса, который...
786 просмотров
reset xilinx vivado fpga
schedule 26.02.2022
Инициализировать элементы массива VHDL
Практически не имею опыта работы с VHDL и Vivado, поэтому пытаюсь изучить даже самые простые вещи. Я делаю массив VHDL, как показано ниже: type reg is array (0 to 15) of STD_LOGIC_VECTOR (15 downto 0); signal reg_file : reg; В моем коде VHDL у...
94 просмотров
vivado vhdl
schedule 03.03.2022
Используйте тип до его объявления в VHDL (2008 г.)
Возможно ли в любой версии VHDL, может быть, в 2008 году, использовать тип до его объявления? Например. У меня есть это объявление массива в архитектуре объекта: type my_array is array (integer range <>) of my_type; И все еще в том...
683 просмотров
xilinx vivado vhdl
schedule 20.03.2022
Воссоздание проекта Vivado из файла TCL без копирования исходников
Я использовал write_project_tcl для создания сценария TCL из проекта Vivado, который затем можно использовать для воссоздания структуры проекта. Если я запускаю сценарий через vivado -mode batch , он создает структуру каталогов и копирует исходные...
1231 просмотров
vivado tcl
schedule 26.03.2022
Реализация picorv32 risc-v в vivado 2018.2
Это ядро: https://github.com/cliffordwolf/picorv32 У меня проблема с реализацией ядра в vivado. Я установил набор инструментов riscv gnu и уверен, что он работает нормально, я изменил Makefile ($ TOOLCHAINPREFIX). Я запустил make firmware.hex...
420 просмотров
c c++ vivado verilog hdl
schedule 05.04.2022
Проблема с синхронной последовательной схемой с использованием триггера D
Прямо сейчас я работаю над проектом, касающимся использования D Flip Flop на Falling Edge, где x и y — входы, а z — выход. Схема выдаст z = '1' только в том случае, если x и y оба равны 0, а также если они оба были 0 в предыдущем тактовом цикле, и...
93 просмотров
state-machine vivado flip-flop vhdl
schedule 23.04.2022
Входные данные не загружаются в регистры - проблемы только при моделировании синхронизации после синтеза [VHDL] [Vivado] (решено)
Что это такое Я пытаюсь создать простой FIR-фильтр. То, что я собираюсь вам представить, может быть не совсем КИХ-фильтром, поскольку я постепенно увеличиваю сложность своего проекта для образовательных целей, пока он не достигнет желаемой...
121 просмотров
vivado vhdl
schedule 23.04.2022
vivado отображает неправильные реальные числа - testbench - vhdl
variable cmp_diference : real; variable y_aus_tb : real := 4.9261; variable log3X : real := 4.929947e+00; . . cmp_diference := y_aus_tb - log3X; assert cmp_diference < 0.005 report "log3X = " & real'image(log3X);...
431 просмотров
vivado vhdl
schedule 06.06.2022
Конкатенированный вектор усекается при синтезе
При попытке объединить 32-битный вектор с плавающей запятой для регистра сдвига линейной функции все идет хорошо в поведенческом моделировании. Однако в пост-синтезе сеть "random_float" была усечена до 31 бита. Кажется, что "знак" игнорируется....
415 просмотров
vivado fpga verilog system-verilog
schedule 24.06.2022
Генерация sin/cos на Virtex7 с помощью Vivado
Я пытаюсь реализовать модулятор QAM в SystemVerilog на Virtex 7 с Xilinx Vivado, и я застрял с генерацией sin и cos гетеродина. В частности, у меня есть входные сигналы I и Q (по 3 бита каждый), и я должен умножить их на косинус и синусоиду...
2127 просмотров
trigonometry xilinx vivado fpga
schedule 13.07.2022
как использовать больше GPIO в дизайне Zybo с помощью Vivado?
Я новый пользователь Xilinx Vivado и Zybo. Я следовал руководству по ссылке ниже: http://www.dbrss.org/zybo/tutorial1.html и он работает хорошо. затем я добавил канал для GPIO и соединил его с коммутаторами. и вот файл .c: /* Borrowed from...
882 просмотров
vivado
schedule 08.07.2022