Вопросы по теме 'xilinx-ise'

Есть ли способ показать переменные в ISim?
Я пытаюсь отслеживать состояние этой переменной: shared variable Div16 : integer := 0; Но я получаю эту ошибку в ISim: ISim пока не поддерживает трассировку переменных VHDL. Можете ли вы преобразовать переменную в сигнал в файле...
1417 просмотров
xilinx vhdl xilinx-ise
schedule 28.10.2021
Использование BUFG для управления тактовой нагрузкой
Я пытаюсь работать с пиксельными данными, которые выводятся на микросхему DVI. Используются различные тактовые частоты, потому что регистры микросхемы DVI программируются с использованием I2C (поэтому требуется тактовая частота Микросхему DVI...
6666 просмотров
buffer clock vhdl xilinx-ise spartan
schedule 14.10.2021
Verilog: альтернативный способ индексирования сигнала на LHS
Я использую Xilinx, который использует XST для синтеза моего дизайна. У меня проблемы, когда я пишу что-то вроде someReg[offest*index+:constant] <= someOtherReg; . Приведена ошибка: «Индекс переменной не поддерживается в сигнале». После поиска...
316 просмотров
indexing xilinx verilog hdl xilinx-ise
schedule 17.10.2021
Символ PAD r ‹3› имеет неопределенный IOSTANDARD - Verilog
Я писал код Booth Multiplier в Verilog . Я получаю следующие ошибки. PAD symbol "r<3>" has an undefined IOSTANDARD PAD symbol "r<3>" is not constrained (LOC) to a specific location. Я не хочу тестировать это на ПЛИС. Просто...
2517 просмотров
verilog xilinx-ise
schedule 19.10.2021
Как инструкции и данные организованы в MicroBlaze MCS?
Я на самом деле изучаю систему микроконтроллера MicroBlaze, которую я реализовал в своей FPGA. Но я хочу понять, как работает этот MCU. Рассмотрим эту блок-схему: Блок-схема MicroBlaze MCS Мы видим, что процессор подключается через 2 шины по...
931 просмотров
xilinx vhdl microblaze xilinx-ise
schedule 26.10.2021
ОШИБКА: Симулятор: 702 - Не удается найти блок дизайна work.glbl при попытке выполнить Post-Route в ISim.
Я пытаюсь запустить свой проект в моделировании Post-Route. Моделирование поведения работает нормально, и я хочу, чтобы оно работало на плате Spartan 3E Starter. Он также может генерировать файл программирования в процессе реализации....
2846 просмотров
simulation verilog xilinx-ise
schedule 06.03.2022
Синхронный подсчет отклоненных нажатий кнопки в VHDL
Следующий код представляет собой модуль VDHL в Xilinx ISE 14.7, который подсчитывает количество нажатий кнопки с отклонением (iXXX), проверяет, достигли ли они максимального значения, и выводит «значение» для каждого накопленного ввода в...
499 просмотров
state-machine counter vhdl xilinx-ise spartan
schedule 20.03.2022
Множитель VHDL, выход которого имеет ту же сторону, что и входы
Я использую VHDL для описания 32-битного множителя для системы, которая будет реализована на Xilinx FPGA. 2*N)-бит размера. Я использую его для системы обратной связи, возможно ли иметь множитель с выходом того же размера, что и его входы?...
650 просмотров
fpga vhdl xilinx-ise
schedule 24.04.2022
Инициализация ПЗУ из массива с использованием функций Synthesis ERROR (VHDL)
Итак, у меня проблема с функцией инициализации ПЗУ. Прежде чем я перейду к проблеме, позвольте мне немного объяснить природу моей проблемы и моего кода. Что я хочу сделать, так это сгенерировать N ПЗУ, которые я должен использовать в качестве...
3860 просмотров
function initialization vhdl xilinx-ise rom
schedule 05.07.2022
добавление платы последовательного порта vivado/ISE microzed-Xilinx
Я запускаю xillinux на своей плате microzed. Мне нужно определить новый последовательный порт на плате с помощью vivado. Я смог добавить это в IP-ядро, и устройство готово. Но как мне сделать этот порт видимым в Ubuntu (xillinux), например ttyPS0....
262 просмотров
vivado zynq fpga device-tree xilinx-ise
schedule 11.07.2022
Копирование результатов ISim в виде строк/текста
Я создаю проект VHDL и использую ISim для предварительного моделирования - все в порядке. Однако в моих результатах используется фиксированная точка, и хотя Isim может представлять свои сигналы в виде диапазона системы счисления, неудивительно, что...
1649 просмотров
xilinx simulation fpga vhdl xilinx-ise
schedule 14.07.2022
Ошибки в VHDL Xilinx ISE Project Navigator
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity DruigZadatak is Port ( iSW : in STD_LOGIC_VECTOR (7 downto 0); iSEL : in STD_LOGIC; oLED : out STD_LOGIC_VECTOR (7 downto 0)); end DruigZadatak;...
882 просмотров
vhdl xilinx-ise
schedule 16.07.2022
отправная точка для частичной реконфигурации платы xilinx virtex 5
Я собираюсь научиться работать с платами xilinx с частичной реконфигурацией. Я прочитал руководство по xilinx и знаю об ISE, планирую заранее и вивадо. но для начала я не смог найти ни одного примера. Есть ли простые примеры кодов для начала? Шаги...
208 просмотров
vivado xilinx-ise
schedule 04.09.2022
Почему я не могу ввести значение в тип inout?
Я создаю этот код из этой схемы Изображение здесь И это изображение ошибки Изображение здесь Эта схема представляет собой приемопередатчики с четырьмя шинами и выходами с 3 состояниями. Код Verilog module...
373 просмотров
xilinx verilog system-verilog xilinx-ise
schedule 05.10.2022
VHDL: Когда порты можно использовать в качестве сигналов?
Пожалуйста, помогите мне понять, когда порты могут использоваться как сигналы в VHDL. Я задаю этот вопрос, потому что я использую порты для перемещения данных из одного компонента в другой в Xilinx ISim, но данные остаются неопределенными в месте...
933 просмотров
fpga vhdl xilinx-ise
schedule 04.10.2022
Измените тестовый стенд VHDL и 32-битный ALU с часами на один без
Я написал эту VHDL-программу для ALU и его тестового стенда, который работает: ALU-код: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity ALU_CLK is port( Clk : in std_logic; --clock signal InRegA,InRegB :...
2755 просмотров
xilinx mips32 vhdl alu xilinx-ise
schedule 04.12.2022
Почему динамическое энергопотребление всегда равно нулю?
Я хочу получить точный отчет о мощности, содержащий реальное динамическое и статическое потребление энергии. Я работаю на плате Xilinx spartan3. В моем коде нет ошибок, но после выбора «Создать текстовый отчет о мощности» в ISE (инструмент синтеза...
745 просмотров
xilinx fpga vhdl xilinx-ise
schedule 18.05.2023
Запуск инструментов командной строки Xilinx — XST не работает
В настоящее время я работаю над проектом, который студенты могут отправить в свои проекты xilinx по электронной почте, и я буду синтезировать, размещать и маршрутизировать и генерировать битовый поток, который затем должен быть загружен в FPGA....
1565 просмотров
bash xilinx xilinx-ise xilinx-edk
schedule 02.02.2023
Синтез Verilog занимает слишком много времени
Я пишу синтезируемый модуль на Verilog в Xilinx ISE. Частью этого является создание массива 256x128x1 с 1 битом в каждой из его ячеек и заполнение этого массива 1 битом за раз на каждом нарастающем фронте тактового сигнала. Я решил игнорировать...
1331 просмотров
verilog digital xilinx-ise
schedule 29.11.2022
$rtoi() не является постоянной системной функцией.
Я хочу установить размер константы для счетчика: localparam MAX_COUNT = ((debounce_per_ms * clk_freq)) + 1; parameter MAX_COUNT_UPPER = $rtoi($floor($log10(MAX_COUNT)/$log10(2))); Это хорошо работает с XST (ise) и с verilator, но в Icarus у...
2341 просмотров
verilog xilinx-ise icarus
schedule 12.04.2023