Статьи по теме register-transfer-level

Вопросы по теме 'register-transfer-level'

Тестируете мой HDL-код (Verilog / VHDL) без FPGA?

Я написал модуль на Verilog, используя vi в качестве редактора, и теперь хочу его протестировать. Что делать, если у меня нет доски? Как я могу ввести данные для моего модуля? Где посмотреть результаты? Кстати, у меня есть доступ к VCS. Спасибо.

5292 просмотров

03.11.2021

Есть ли преимущества от реализации CSA по сравнению с использованием простого символа умножения при синтезе?

Я синтезирую некоторые единицы умножения в Verilog, и мне было интересно, обычно ли вы получаете лучшие результаты с точки зрения экономии площади / энергии, если вы реализуете свой собственный CSA, используя кодирование кабины при умножении, или если...

268 просмотров

fpga verilog hdl register-transfer-level asic

26.09.2021

System Verilog: переменная цикла не инициализируется константой ELAB-800

При попытке скомпилировать проект RTL, написанный в System Verilog, я использую компилятор дизайна Synopsys, но получаю следующее сообщение об ошибке: Ошибка: /home/rtl/mydesign.sv:66: переменная цикла не инициализирована константой....

780 просмотров

verilog hdl system-verilog synthesis register-transfer-level

13.10.2021

Для описания цикла, эквивалентного RTL

Исходя из программного фона, мне все еще трудно думать об оборудовании. Что было бы эквивалентом цикла for на языке RTL (VHDL или Verilog)? Думаю, мне нужен один регистр для создания счетчика и мультиплексор для разветвления, не так ли?

545 просмотров

verilog vhdl register-transfer-level

11.10.2021

Почему я не могу импортировать определение let из пакета в модуль SystemVerilog?

Я хотел бы поместить следующие определения в пакет по умолчанию, который я включаю во все другие мои модули SystemVerilog: let max(a,b) = a > b ? a : b; Но когда я пытаюсь использовать импортированное определение let в модуле, мне говорят,...

47 просмотров

let system-verilog register-transfer-level

10.09.2021

передача аргументов бэкэнду верилятора в chisel

Я написал простой тестовый стенд PeekPokeTester в chisel, и он компилируется и успешно запускается с использованием бэкэнда верилятора. но теперь я хочу передать некоторые флаги бэкэнду верилятора. в параметрах драйвера есть опция...

275 просмотров

04.03.2022

Создание библиотеки точек Graphviz/импорт

TLDR Чтобы позволить мне иметь текстовую графическую документацию, которая создается автоматически, насколько это возможно, я хотел бы иметь возможность определять несколько типов узлов и иметь возможность импортировать эти определения. Более...

56 просмотров

documentation vhdl graphviz register-transfer-level

17.03.2022

Как закодировать табло для внеочередных транзакций между золотой моделью C и RTL?

У меня есть тестовая среда UVM, в которой создаются экземпляры золотой модели С++ и RTL. В некоторых случаях моя модель C++ и выходные данные RTL выходят из строя, поскольку модель C++ не является точной по циклам. Для вывода по порядку у меня...

2015 просмотров

verilog vhdl system-verilog register-transfer-level uvm

02.06.2022

Матричный умножитель с долотом

Я хочу описать матричный множитель с помощью Chisel, но есть некоторые вещи, которые я не понимаю. Во-первых, я нашел этот ответ , содержащий код матричного умножителя 3X5. Я хотел бы обобщить его для любой квадратной матрицы размером до 128X128....

190 просмотров

matrix hardware register-transfer-level chisel

03.06.2022

Сдвинуть число влево в Verilog и сохранить только старшие биты

У меня в verilog следующие провода: wire [15:0] mywire; wire [7:0] mywire_shifted wire [4:0] shiftamount; Я хочу немного сместить мою проводку влево, но сохранить только верхние 8 бит: assign mywire_shifted = (mywire << shiftamount)...

568 просмотров

verilog hdl hardware register-transfer-level

08.08.2022

Как разрешить контакты регистрации/защелки без часов, управляемых ошибкой корневого контакта часов в Vivado?

В качестве учебного упражнения я провожу несколько экспериментов с HDMI на FPGA с использованием VHDL. Приступая к реализации в Vivado (2017.1), я столкнулся со следующим предупреждением в отчете о времени: There are 11 register/latch pins with...

3145 просмотров

xilinx vivado fpga vhdl register-transfer-level

09.09.2022

Оператор по умолчанию в SystemVerilog Case

Я пытаюсь понять следующий сценарий: typedef enum logic [2:0] { ONE, TWO, THREE, FOUR, FIVE } enum_t; Оператор case с типом enum_t в выражении case: enum_t case_expression; logic [2:0] result; case (case_expression) ONE: result =...

2967 просмотров

verilog vlsi system-verilog register-transfer-level

12.12.2022

Использование беркли hardfloat

Я использую Chisel3 в своем проекте. Я попытался импортировать библиотеку с жесткими поплавками следующим образом: import chisel3._ import hardfloat._ но, к сожалению, я получаю: [warn] ::::::::::::::::::::::::::::::::::::::::::::::...

403 просмотров

scala riscv register-transfer-level chisel

28.01.2023

Отличаются ли результаты синтеза упакованных и неупакованных массивов в SystemVerilog?

Разницу между упакованными и неупакованными массивами я понимаю в SystemVerilog (7.4 LRM). У меня есть двумерный массив, который я могу закодировать с одним из измерений как упакованным или распакованным. Интуитивно я бы попытался закодировать...

621 просмотров

verilog system-verilog synthesis register-transfer-level

12.05.2023

Текущее состояние генератора случайных чисел в System Verilog

Как мы можем получить текущее состояние или текущее начальное число генератора случайных чисел в системном Verilog ??

1179 просмотров

verification verilog system-verilog register-transfer-level

20.04.2024

Импорт пользовательского IP-адреса VHDL, но невозможно использовать или просматривать IP-адрес

Я новичок в VHDL и в настоящее время работаю над применением нескольких фильтров к проходу hdmi через пример кода, который я нашел. Мне удалось заставить все работать ( HDMI Pass Through с фильтром переключателя RGB ), поэтому я пытаюсь перенести...

85 просмотров

vivado hdmi vhdl register-transfer-level

15.05.2024